Article paru Traitement d'images
Un processeur vidéo haute définition
Développé pour le marché des téléphones portables, eISP est l'un des processeurs vidéo les plus compétitifs du marché. Entièrement programmable, cette nouvelle architecture de calcul pourrait intéresser d'autres marchés.
Les téléphones mobiles, mais aussi désormais les clés USB, les lecteurs MP3 et les assistants personnels, sont équipés de capteurs vidéo CMOS, dont la résolution croît rapidement. Dans ces marchés très concurrentiels, la maîtrise des coûts passe par la réduction de la taille des pixels de la matrice photosensible, conservant ainsi une surface de silicium réduite pour une résolution plus élevée. Résultat : une qualité d'images dégradée qu'il est nécessaire de restaurer, en combinant des traitements pour débruiter les images et retrouver les informations de couleur. Tâche qui incombe aux processeurs vidéo avec une disponibilité en énergie très limitée, de quelques centaines de milliwatts (mW). Jusque-là, des processeurs dédiés étaient développés, adaptés aux algorithmes de traitement d'images de chaque génération de capteurs. Mais l'intégration de nouveaux algorithmes en cours de vie du produit est de ce fait impossible. “Pour pallier ce manque de flexibilité, nous avons conçu une architecture de calcul programmable présentant une faible empreinte silicium, que nous avons baptisée eISP pour Embedded Image Signal Processor, explique Laurent Letellier, responsable de l'équipe Calculs embarqués au CEA LIST. Nous l'avons réalisée à partir d'une étude des algorithmes de traitement d'images actuels mais de telle sorte qu'elle supporte la vidéo haute définition (1900x1080 pixels) des futures générations de téléphones portables.”
Des applications militaires sont envisagées
Son architecture matérielle s'articule autour d'un ensemble de “tuiles” de calcul pouvant regrouper 2 à 16 processeurs selon la configuration envisagée. L'architecture fonctionne sans mémoire d'images, en “flot de données”, afin de diminuer la consommation électrique et la surface utilisée. Les processeurs d'une même tuile travaillent en parallèle, en mode SIMD (Single Instruction Multiple Data), ce qui permet d'exécuter le même code sur plusieurs pixels en même temps, le tout avec une seule unité de contrôle. Concrètement, une architecture de 6 tuiles, intégrant chacune 6 processeurs, délivre 14 GOPS (milliards d'opérations par seconde) à 200 Mhz, pour une consommation électrique de l'ordre de 250 mW. Elle occupe une surface de 1,3 mm2 (avec la future technologie de gravure silicium de 65 nanomètres). “Cette solution, que nous avons brevetée en septembre 2008, est en outre facile à programmer, précise Laurent Letellier. Le programmeur ne s'occupe que de la partie calcul et développe son code au niveau d'un seul processeur sans se soucier de la gestion du parallélisme ou de l'accès aux données.” Ce type de technologie pourrait également être déployé dans les appareils de vision nocturne ou les jumelles numériques utilisés par les militaires. “Nous sommes ouverts à des partenariats tant pour la vision intensifiée que la vision infrarouge”, ajoute le chercheur.
